UCIeIP：多芯片系统可靠性的新路径

近年来，随着摩尔定律的放缓，多芯片系统（Multi-die）解决方案崭露头角，为芯片功能扩展提供了一条制造良率较高的路径。

多芯片系统是将多个专用功能芯片（或小芯片）封装为完整的一体。为了实现更高的布线密度和带宽流量，封装技术已发展到基于硅中介层（带有TSV）或硅桥以及最近的重新分配层（RDL）来创建新的高级封装扇出和高清基板。

多芯片系统还能使产品SKU在性能扩展方面更加灵活，以满足不同的市场需求，通过在同一产品中混合和匹配各种工艺节点来优化每个功能的工艺节点，加快了上市时间并降低了风险。

但是多芯片系统的设计是一项充满挑战的任务，它需要芯片工程师具备多个领域的专业知识和实践经验。

多芯片系统成功的关键：保证可测试性

多芯片系统成功的关键之一是在各种制造和组装阶段保证系统的可测试性，同时确保在实际应用中可靠运行。因为需要采取额外的组装步骤和更复杂的焊球以及封装技术，多芯片系统所需的测试和可靠性程序超越了传统单一的设计。

因此，我们需要先对裸片进行测试，以确保在封装之前就发现所有有缺陷的芯片。如果在组装后才检测到有缺陷的芯片，那整个多芯片系统就要被废弃，这将严重影响成本。这个测试裸片的过程被称为“已知良好芯片”（KGD）测试。

实际的组装过程会因所选择的封装技术而有所不同。例如，“芯片优先（chip-first）”技术是先放置芯片然后在其上构建互连，这种方式无法进行“已知良好封装”的测试，如果互连出现故障，可能会导致好的芯片被废弃。反过来，还有一种“芯片后置（chip-last）”技术，先单独构建互连，然后将芯片装配在其顶部，这可以在组装之前进行封装预测试，从而降低良好芯片被废弃的可能性。